Zeus GPU、テープアウト完了でRTX 5090に挑む

GPUスタートアップのBolt Graphicsが、Zeus GPUテストチップのテープアウト完了を発表した。TSMCの12FFCプロセスで製造され、RTX 5090の半分の消費電力でパストレーシング5倍を主張する設計が、紙の上の約束から現実の試作品へ一歩進んだ。

紙の発表から実チップへ

Bolt Graphicsは2026年4月22日、次世代GPU「Zeus」のテストチップのテープアウト完了を発表した。カリフォルニア州サニーベールに本社を置く同社は、2025年3月にZeusを初披露したが、そこから1年余りを経てようやく「実在するシリコン」への一歩を踏み出したことになる。

興味深いのは選ばれた製造プロセスだ。Zeusのテストチップは、TSMCの12FFCプロセスノードで製造された。RTX 5090が採用する4nmクラスと比べれば、世代としては2〜3段階遅れるプロセスだ。にもかかわらず、Bolt GraphicsはRTX 5090を上回る性能を主張している。

プレスリリースによると、Zeusアーキテクチャはスケーラブルな設計であり、より先進的な5nmノードへの展開も視野に入れているという。今回の12FFCはあくまでテストシリコンとしての位置づけだ。

スタートアップにとって、古いノードでのテープアウトには現実的な理由がある。先端ノードの製造コストは世代ごとに指数関数的に跳ね上がり、設計段階でも検証に膨大な時間を要する。成熟した12FFCプロセスは、試作コストを抑えつつ、アーキテクチャの妥当性を現実のシリコンで検証できる選択肢だ。

5倍のパストレーシング、その前提条件

性能面で同社が今回改めて打ち出してきた数字は、前回発表から一部アップデートされている。発表によれば、250WのZeus 2c26構成が、575WのRTX 5090に対してパストレーシングで5倍の性能を発揮するという。

消費電力が半分以下で性能が5倍という主張は、数字だけ見れば革命的だ。ただし、いくつか注意すべき前提がある。パストレーシングという特定ワークロードに絞った比較であり、ラスタライズ性能ではなく光線追跡エンジンの話だ。汎用シェーダー性能では、Zeusの1c26構成で10 TFLOPS、2c26で20 TFLOPSと、105 TFLOPSのRTX 5090に大きく水をあけられている。

Zeusは汎用演算性能を犠牲にして、レイトレーシングエンジンと大容量メモリへの最適化に振り切った設計を採用している。同じGPUの括りでも、想定するワークロードがまるで違う。

HPC領域では最大6倍、電磁波シミュレーションでは300倍の性能向上も主張されているが、後者は4c構成のZeusとシングルRTX 5090の比較であり、比較対象の設定には注意が必要だ。

LPDDR5Xという選択

Zeusのもう一つの特徴は、メインメモリにLPDDR5XとDDR5を組み合わせた点にある。PCIeカード1枚で最大384GBという、現行GPUでは考えられない容量を実現する。

この選択は、コスト構造への明確な回答だ。NVIDIAやAMDが採用するGDDR7メモリは、帯域幅こそ圧倒的だが、価格は桁違いに高い。モバイル向けのLPDDR5Xとサーバー向けのDDR5 SO-DIMMを併用すれば、メモリコストを大幅に下げつつ、容量だけは積み増せる。

ただしトレードオフは存在する。Zeus 2c26のメモリ帯域は725GB/秒で、RTX 5090の1.8TB/秒には遠く及ばない。帯域幅が物を言うAI学習ワークロードでは、この差は効いてくる可能性が高い。同社が当面のターゲットをAIではなくHPCとレンダリングに置いている理由の一つは、ここにあるのだろう。

メモリ選択は単なる部品選びではなく、ターゲット市場の宣言でもある。Zeusは「大容量メモリを必要とするが、帯域幅より容量が優先される」領域を狙い撃ちにした製品だ。

3モデル構成と2Uサーバー

Zeusは単一チップの1c26と、デュアルチップレットの2c26、さらに2Uサーバー向け構成の3系統で展開される。単一チップの1c26は120Wの単一スロットPCIeカードとして設計され、32GBのLPDDR5Xメモリと77ギガレイ/秒のパストレーシング性能を持つ。

デュアルチップレットの2c26は、64GBと128GBのLPDDR5X構成で提供され、消費電力は250Wに跳ね上がる代わりに、154ギガレイ/秒のパストレーシング性能を実現する。2Uサーバー構成では最大1TBのLPDDR5Xメモリに加え、32GBのDDR5 DIMMと1228ギガレイ/秒のパストレーシング能力を備えるという。

ラック全体では180TBのメモリ容量を実現可能とされ、これはNVIDIAのRTX PRO Blackwellラックと比較して19倍の容量になる。HPC用途やパストレーシングのワークフロー全体で見ると、総所有コスト（TCO）で17倍の差が出るというのが同社の主張だ。

CEOの経済性という賭け

Bolt Graphicsの創業者兼CEO・CTOを務めるダルウェシュ・シン（Darwesh Singh）は、プレスリリースで明確な戦略を打ち出した。

「コンピューティング需要は指数関数的に拡大しているが、コストが制約要因であり続けている。次世代コンピューティングは性能だけでなく効率によって定義されるべきだと考えている」

性能最大化ではなく、ドル当たり性能での勝負を挑むという姿勢だ。同社によれば、Zeusはシステムレベルのコスト効率を追求することで、既存アーキテクチャ比で最大17倍のコスト削減を実現できるという。現時点で5億ドルを超える製品パイプラインと、1万4000人超のアーリーアクセスプログラム参加者を抱えているとも発表している。

業界アナリストのイアン・カトレス（Ian Cutress）博士もコメントを寄せ、シリコン上でのラスタライズからパストレーシングへの移行は容易ではないとしつつ、Zeusのテストチップは「近代的ワークロード向けの費用対効果の高い完全アクセラレーションパストレーシング」への重要な第一歩だと位置づけた。

量産は2027年第4四半期、長いギャップ

気になるのはスケジュールだ。Bolt Graphicsは、Zeusの量産開始を2027年第4四半期と位置づけた。今回のテストチップテープアウトから実際の製品出荷まで、1年半以上のギャップがある計算だ。

半導体業界にとって2年近い時間は長い。その間にNVIDIA、AMD、Intelは次世代アーキテクチャを投入してくる。現在のRTX 5090との比較が「過去の製品との比較」になってしまうリスクは常につきまとう。

さらに根深い課題はソフトウェアエコシステムだ。NVIDIAのCUDAが数十年かけて積み上げた最適化を、スタートアップが短期間で埋めるのは容易ではない。Zeusは独自SDKとKhronos Groupの標準API対応を掲げているが、実際の開発者がどこまで移植工数を許容してくれるかは未知数だ。

Bolt Graphicsが打ち出した数字は、すべてFPGAベースのシミュレーションとプリシリコン評価に基づいている。実シリコンでの検証はまだだ。アーキテクチャの妥当性が実機で確認されるのは、開発者キットが出荷される2026年以降になる。

テープアウトは重要なマイルストーンだが、ゴールではない。設計段階のシミュレーションと実シリコンの挙動にはギャップがつきもので、TSMCから戻ってきたチップが期待通りに動くかは、実際に動かしてみるまでわからない。

10倍、5倍、2.5倍という階段状の性能主張は1年前から変わっていない。変わったのは、それが紙の上の数字からシリコンを伴う数字へ動き始めたという一点だ。

参照元

• Bolt Graphics Completes Tape-Out of Test Chip for Its High-Performance Zeus GPU (PR Newswire)
• Bolt Graphics公式サイト

関連記事

• ReSTIR PTが2〜3倍速くなる、NVIDIA論文の中身
• DDR5価格が410%に逆戻り、3月の下落は一瞬の幻だった
• TSMC純利益58%増、中東紛争下でも通年見通しを上方修正
• Tesla AI5チップ、ついにテープアウト完了
• RTX 60シリーズ全貌リーク——レイトレ2倍、ラスタは3割
• ジェンスン・フアン、対中チップ輸出で「負け犬の前提」と激高
• ROG Equalizer初の実機レビュー、16pin温度が9℃低下
• GeForce 596.21公開、PRAGMATA対応と未解決のまま残る問題
• GIGABYTE T-Guard投入、16ピン問題で4社目の実装
• MacでNVIDIA復活、TinyGPUドライバの実力と現実